첫번째 5nm 공정 웨어러블 프로세서 Exynos W920 로 살펴보는 기술

2021년 8월11일 갤럭시워치가 발표된다. 그에 앞서 10일 삼성전자는 자사의 갤럭시워치에 사용하는 웨어러블 프로세서에 대해 발표했다. Exynos W920은 EUV 를 적용한 5nm 공정으로 생산된다. 공정과 프로세서에서 사용하는 기술을 살펴보자.

 

https://news.samsung.com/global/samsung-introduces-the-industrys-first-5nm-processor-powering-the-next-generation-of-wearables

Exynos W920

삼성전자가 웨어러블 기기용으로 5nm 공정을 적용한 Exynos W920 프로세서를 출시했다. 극자외선(EUV) 공정을 적용하고 11일 공개할 차기 갤럭시워치에 탑재될 것이라고 한다. 삼성은 EUV 공정을  14나노급 메모리에서 5nm 급 웨어러블 프로세서 까지 확대 적용한다고 한다.

 

ARM Coretex-A55 와 Mali-G68 GPU core 를 탑재했다고 한다. 이전 제품 Exynos 9110 비해 CPU 성능은 20%, 그래픽 성능은 10배 향상 된다고 한다.  스마트워치의 화면을 켜지 않고 메시지 등을 확이할 수 있는 AOD(Always On Dispay)를 위해서 Coretex-M55 를 사용한다고 한다. 5nm 급의 웨버러블 패키지를 구현하기 위해서 최첨단 패키징인 FO-PLP(Fan-Out Panel Level Packaging )을 사용한다. 

그리고 PLP의 장점으로 넓은 면적에 넣을 수 있어서 삼성전기는 또 갤럭시워치용 AP를 FO-PLP로 상용화하면서 하나의 패키지 안에 AP 뿐만 아니라 PMIC도 동시에 넣는 '멀티다이(Multi-Die)'를 세계 최초로 구현했다. TSMC의 WLP는 칩 하나를 패키징하는 '싱글' 방식이다. 삼성의 FO-PLP는 멀티다이를 구현할 수 있어서 애플리케이션프로세서(AP)와 D램, 낸드플래시, 데이터저장용 내장 메모리반도체(eMMC), 전력관리반도체(PMIC)까지 하나의 패키지에 담는 첨단 패키징 기술 SIP-ePOP 기술도 적용했다. 모두 웨어러블 기기 소형화에 필수적이다.[3]

 

정리하면 Coretex-A55, Coretex-M55 그리고 FO-PLP 기술로 디자인해서 5nm EUV 공정으로 양산한다는 말이다.

 

 

EUV 공정

EUV 에 대해서는 이전글을 참조한다.

2021.03.25 - [Industries] - 반도체 장비의 유아독존 ASML EUV 장비

 

 

Coretex-A55

Coretex-A55 는 ARMv8-2 64bit 명령세트로 디장인된 아키텍쳐이다. 최대 8코어로 L1 32~128KB, L2 64-256KB, L3 512KB~4MB  캐시를 갖고 2017년 공개되었다.

ARM Developer

 

ARM은 현재 소프트뱅크 소유이고 NVIDIA에서 인수를 위해 진행중이다. 엔비디아는 지난해 9월 일본 소프트뱅크로부터 ARM을 400억 달러에 인수하기로 합의했다고 밝혔다. 이번 인수는 미국, 영국, 중국, 유럽연합(EU) 등 경쟁 당국의 승인이 필요하다. 삼성전자가 앤비디아와 그래픽스 칩 관련해 관계를 맺고 있어서 관심을 두어야 겠다. [4]

 

FO-PLP 패키징

FO-PLP는 PCB 기판 없이 입출력(I/O)단자 배선을 칩 바깥으로 빼내 방열과 전기적 특성을 개선한 첨단 패키징 기술이다. 사각형 패널 위에서 패키징해 반도체 칩 크기를 줄이고 생산량도 늘릴 수 있다. 삼성전자는 2018년부터 웨어러블용 프로세서에 FO-PLP 기술을 적용하고 있다. FO-PLP 를 사용하면 반도체 공정 "팹리스->마스킹->칩제조-" 전공정과 후공정인 "조립->검사" 라는 공정 단계에서 후공정을 배제하고 웨이퍼/패널에 직접 칩의 단자를 빼낼수 있으므로 여러 장점이 생긴다.

 

FAN OUT 패키징이란?

FAN-OUT 은 입출력(I/O) 단자 배선을 반도체칩(Die) 바깥으로 빼내 I/O를 PCB 없이  반도체는 성능이 발전하면서 I/O가 증가하고 있다. 반면에 칩 면적은 좁아져 I/O 단자수를 늘리기 힘들다. 기존에는 칩 내부에 배치하던 I/O 단자를 밖으로 빼내는 팬아웃 개념이 나오게 된 배경이다.

 

팬아웃은 반도체 기판 역할을 하던 PCB가 필요 없어져 반도체를 보다 얇게 만들고 원가경쟁력도 강화하고, 배선 길이가 단축돼 전기적 성능과 열효율이 향상된다.

 

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대표적인 FO 기술

TSMC가 iPhone 7에 WLP(Wafer Level Pacaking) 를 성공적으로 적용해 파운드리 점유율 높였다. TSMC의 FO-WLP는 원형의 웨이퍼 글라스 위에 칩을 올린 뒤 재배선 작업을 하고, 삼성의 FO-PLP는 사각형 패널 위로 칩을 올려 패키징하는 차이가 있다. 

WLP는 직경 300mm의 원형 웨이퍼에 기반하여 패키징할 수 있다. 반면 PLP는  510mm x415mm 패널을 활용하는 PLP는 생산성 면에서 유리. 웨이퍼에 비해 큰 패널을 활용하는 만큼 다양한 IC 다이를 실장 가능하여 원칩화(SIP)에도 용이하다. 

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업체들마다 다른 사이즈의 패널을 사용하는만큼 장비와 생산공정도 아직 표준화가 이뤄지지 않았다는 점도 PLP의 단점이다. 현재 삼성전자와 파워텍은 510mm x 415mm, ASE와 Deca는 615mm x 625mm, JCET와 STATSChipPac은 650mm x600mm 패널을 사용하며 또다른 국내 후공정 업체인 Nepes는 600mm x 600mm 패널을 활용한다. [2]

 

팬아웃 패키징은 현재 PMIC나 AP 등 한정된 반도체부터 적용되고 있다. 이번 웨어러블 프로세서에 적용한 FO-PLP 도 그렇다. 그러나 인공지능(AI), 5세대(G) 이동통신, 자율자동차, 사물인터넷(IoT) 등을 만나면서 폭발적으로 증가할 것이란 전망이다. 처리할 데이터가 급증하는 만큼 반도체는 더 많은 신호를 빠르게 처리할 수 있어야 하고, 결국 I/O를 늘릴 수 있는 팬아웃 패키징이 확산될 것이란 게 근거다.[1]

 

Adanvced Packaing

그리고 Advanced Packaging 으로 WLP, PLP 는 공존한다.  PLP는 WLP라는 카테고리 아래 Panel Level WLP로 분류되는 것이
일반적이다. 칩 - 단자 - 기판에서 칩 - 단자 로 생산하는 패키징이라 할 수 있을 것이다. 이렇게 되면 비용 절감과 시간 절감 효과가 발생한다.

 

 

주요 PLP 업체

바로투자증권, 2019

 

참고

[1] https://m.etnews.com/20181030000224

[이슈분석]'TSMC vs 삼성' 차세대 반도체 패키징 대결

 

[2] "삼성전자 비메모리의 한축, PLP에 주목", 2019/09 바로투자증권

 

[3] https://www.etnews.com/20210810000090

삼성전자, EUV 적용 웨어러블용 '엑시노스 W920' 출시…'갤럭시 워치4'에 탑재

 

[4] https://www.chosun.com/international/international_general/2021/08/05/XYZEA7NC7JBK7LOVK265FIEKGI/

국가 안보 위협… 英정부, 美엔비디아의 ARM 인수 차단 검토